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时间频率学报
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UWB中Viterbi译码器的FPGA设计与实现
文章来源: 王朝刚,卢晓春 发布时间:2012-09-14 字体大小:【

摘要:由于差错控制在超宽带室内导航系统中占据着十分重要的位置,并考虑到IEEE 802.15.3a标准采用卷积编码和Viterbi译码来进行差错控制,因此利用现场可编程门阵列(FPGA)设计实现了一种约束长度为7,译码深度为64的全并行Viterbi译码器。本设计在Xilinx ISE 9.2环境下进行了综合,并采用Modelsim 6.0对整个设计进行了仿真。仿真结果表明,该设计能够满足超宽带系统的要求。

关 键 字:超宽带(UWB);加比选(ACS)模块;Viterbi译码器;现场可编程门阵列(FPGA)

中图分类号:TN911.2

文献标识码:A          文章编号:1674-0637(2009)01-0063-07

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