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时间频率学报
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基于最小门延迟的时间数字转换器设计
文章来源: 发布时间:2017-09-04 字体大小:【

  苟欣,杨鸣 

  (宁波大学 信息科学与工程学院,宁波 315211 

    

  摘要:设计了一种基于最小门延时的时间数字转换器(TDC),该TDC采用游标延迟链结构。在传统的基础上,利用电压比较器产生一个上升沿陡峭的阶跃信号,作为时间测量的内部传输信号,减少了信号在门延时的翻转时间并且降低了功耗。相位判别采用Arbiter电路,提高了时间判断的准确性。利用半静态双边沿D触发器构成了16进制计数器,扩展了测量时间的动态范围,同时降低了功耗。在TSMC 180 nm工艺,1.8 V电源电压下完成整个设计,仿真结果表明,TDC的分辨率为5.3 ps,动态范围为7.2 ns,功耗为6.5 mW,面积为0.18 mm2 

      词:时间数字转换器;游标延迟链;阶跃信号;电压比较器 

  中图分类号:TN79          文献标志码:A        文章编号:1674-0637(2017)02-0105-09 

  DOI10.13875/j.issn.1674-0637.2017-02-0105-09   

  引用格式:苟欣,杨鸣.基于最小门延迟的时间数字转换器设计[J].时间频率学报,201740(2)105-113. 

    

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