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时间频率学报
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基于FPGA实现TDC的布局布线优化方法研究
文章来源: 发布时间:2019-04-11 字体大小:【

  尹文芹1,2,施韶华1,2,3,刘音华1,2,3,李孝辉1,2,3,4 

  1. 中国科学院 国家授时中心,西安 710600 

  2. 中国科学院大学,北京 100049 

  3. 中国科学院 时间频率基准重点实验室,西安 710600 

  4. 中国科学院大学 天文与空间科学学院,北京 100049 

  摘要:时间数字转换器TDC,作为一种高分辨率的时间间隔测量设备,广泛应用于现代电子系统。基于可编程逻辑门阵列FPGA实现时间数字转换器,具有灵活稳定、高速度、低成本的特点,成为了目前研制时间间隔测量计数器的热门方案。采用该方法实现时间数字转换器,其设计分辨率是由内部的加法进位链决定的。如何对FPGA中实现的加法进位链的布局布线进行优化,就成为决定时间数字转换器设计分辨率的关键问题。文章采用阿尔特拉(Altera)公司的FPGA器件实现时间数字转换器,使用Quartus II软件进行布局布线设计,并针对上述问题在开发过程中提出解决方法。同时根据Quartus II开发软件的不同版本,分别提出相应软件的布局布线优化方法。测试表明,通过对进位链的布局布线进行优化可以实现100.3ps测量分辨率的时间数字转换器。

  关 键 词:FPGA;布局布线;逻辑锁定;反标注;TDC

  中图分类号:P127.1+1文献标志码:A文章编号:1674-0637(2018)01-0027-10

  DOI:10.13875/j.issn.1674-0637.2018-01-0027-10

  引用格式:尹文芹,施韶华,刘音华,等.基于FPGA实现TDC的布局布线优化方法研究[J].时间频率学报,2018,41(1):27-36.

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